APPLICATION DE LA
 CONVERSION ANALOGIQUE NUMERIQUE
LE CONTROLEUR MC9S12C128
 

Hugues ANGELIS

 page  08

 

 

FONCTIONNEMENT

Horloge du convertisseur

L’horloge interne  FATD est obtenue par division de l’horloge système, elle-même obtenue par division par 2 de l’horloge de l’oscillateur. Le lien entre l’horloge système et l’horloge du convertisseur est définie par la valeur de PRSX ( voir page 5) conformément à la formule :

L’horloge du convertisseur doit toujours être comprise entre 8,3MHz et 250KHz.

A partir de l’oscillateur de la carte µB12, qui est cadencé à 48MHz (FSYSTEME = 24MHz), l’horloge la plus rapide disponible pour le convertisseur est FATD = 6MHz et la fréquence la plus faible est à 375KHz

Fsystème = 24MHz

Vitesse maximum

Vitesse minimum

PRS = (00001)2 = 0x01 = 1

PRS = (11111)2 = 0x1F = 31

Temps de conversion

Le temps de conversion est obtenu par l’utilisation de la formule suivante (ou N est le nombre de périodes d'horloge FATD):

          Ndécharge = 2 x la valeur du bit SMP_DIS1 ; (voir page 5)
    Néchantillonnage = la valeur associée aux bits SMPX2 (entre 4 et 24) ;
   Nconversion = 13 pour une conversion 8 bits,( 15 pour 10 bits et 16 pour 12 bits );

·         TATD est la période de l’horloge interne du convertisseur (FATD.)

 

Exemple d’une séquence de conversion d’une seule voie, en 8 bits, avec échantillonnage sur 4 périodes et décharge de la capacité de l’échantillonneur.

 

Durée Maximum (périodes)

Résolution (bits)

Durée minimum (périodes)

16 + 24 + 2 = 42

12

16 + 4 = 20

15 + 24 + 2 = 41

10

15 + 4 = 19

13 + 24 + 2 = 39

8

13 + 4 = 17

 

 

A FATD = 375KHz

Résolution (bits)

A FATD = 6MHz

TCONV

FCONV

TCONV

FCONV

112 µs

8 928 Hz

12

3,33 µs

300 KHz

109,33 µs

9 146 Hz

10

3,16 µs

316 KHz

104 µs

9 615 Hz

8

2,83 µs

353 KHz

Min

 

Max

Déclenchement externe

Il est possible de déclencher la séquence de conversion par un événement extérieur. Si un événement extérieur a été activé (ETRIGE = ‘1’) voir page 4 ,alors ATDCTL5 ne déclenche plus de conversion et SCAN (voir page 5) est désactivé (quel que soit l’état du bit SCAN).

En choisissant à partir des bits ETSEL et ETCHX (page 3)   on identifie les canaux qui peuvent déclencher des séquences de conversions conformément au tableau :

ETSEL

ETCH3

ETCH2

ETCH1

ETCH0

Canal

0

0

0

0

0

AN0

0

0

0

0

1

AN1

0

0

0

1

0

AN2

0

0

0

1

1

AN3

0

0

1

0

0

AN4

0

0

1

0

1

AN5

0

0

1

1

0

AN6

0

0

1

1

1

AN7

0

1

0

0

0

AN8

0

1

0

0

1

AN9

0

1

0

1

0

AN10

0

1

0

1

1

AN11

0

1

1

0

0

AN12

0

1

1

0

1

AN13

0

1

1

1

0

AN14

0

1

1

1

1

AN15

1

0

0

0

0

ETRIG0

1

0

0

0

1

ETRIG1

1

0

0

1

0

ETRIG2

1

0

0

1

1

ETRIG3

1

0

1

X

X

Réservé

1

1

X

X

X

Réservé

Les cases grisés correspondant à des entrées non présente sur le boîtier 64 broches donc inutilisables et les cases en noir correspondent aux valeurs interdites.

Une fois la voie définie grâce aux bits ETCHX  et ETSEL  les bits ETRIGE1, ETRIGLE, ETRIGP définissent le fonctionnement :

ETRIGE

ETRIGLE

ETRIGP

Fonction :

Répétition :

0

X

X

Pas de déclenchement externe de la séquence

Dépend du bit SCAN

1

0

0

Front descendant

Une seule séquence par front

1

0

1

Front montant

1

1

0

Niveau bas

Tant que le niveau est présent

1

1

1

Niveau haut

L’utilisation du trigger externe sur l’une des entrées entraine l’activation du buffer numérique associé à cette voie, sans avoir à utiliser
 ATDDIEN (page 7)