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LES
TIMERS
Application au
microcontrôleur MC9S12
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Hugues
ANGELIS |
page 04 |
Détail des registres
TCTL1 (Timer Control Register
1)
(base + 8)
|
Bit |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
Read |
OM7 |
OL7 |
OM6 |
OL6 |
OM5 |
OL5 |
OM4 |
OL4 |
|
Write |
|
Reset |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
TCTL2 (Timer Control Register
2)
(base + 9)
|
Bit |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
Read |
OM3 |
OL3 |
OM2 |
OL2 |
OM1 |
OL1 |
OM0 |
OL0 |
|
Write |
|
Reset |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
Accès : Toujours accessible
en lecture et en écriture.
Utile exclusivement en mode Output Compare.
OMX et OLX
Output Mode et Output Level Mode de fonctionnement de l'étage de
sortie.
Fonction : Défini le comportement
de l'étage de sortie (en mode Output Compare).
Etat : Dans l'ordre OMX
(première colonne) et OLX (deuxième colonne)
00, la sortie associée est déconnecté de l'étage de sortie.
01, la sortie associée est complémentée à chaque activation de
l'étage de sortie.
10, la sortie associée passe à 0 à chaque activation de l'étage de
sortie.
11, la sortie associée passe à 1 à chaque activation de l'étage de
sortie.
TCTL3 (Timer Control Register
3)
(base + 10)
|
Bit |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
Read |
EDG7B |
EDG7A |
EDG6B |
EDG6A |
EDG5B |
EDG5A |
EDG4B |
EDG4A |
|
Write |
|
Reset |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
TCTL4 (Timer Control Register
4)
(base + 11)
|
Bit |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
Read |
EDG3B |
EDG3A |
EDG2B |
EDG2A |
EDG1B |
EDG1A |
EDG0B |
EDG0A |
|
Write |
|
Reset |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
Accès : Toujours accessible
en lecture et en écriture.
Utile exclusivement en mode Input Capture
EDGXY
Input Capture Edge Control Mode de fonctionnement de l'étage
d'entrée.
Fonction : Défini le comportement
de l'étage d'entrée (en mode Input Capture).
Etat : Dans l'ordre
Y = B (première colonne) et A (deuxième colonne)
00, le mode capture est désactivé pour ce canal.
01, le canal est activé à chaque front montant de l'entrée associée.
10, le canal est activé à chaque front descendant de l'entrée
associée.
11, le canal est activé à chaque front (montant et descendant) de
l'entrée associée.
TIE (Timer Interrupt Enable
Register)
(base + 12)
|
Bit |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
Read |
C7I |
C6I |
C5I |
C4I |
C3I |
C2I |
C1I |
C0I |
|
Write |
|
Reset |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
Accès : Toujours accessible
en lecture et en écriture.
CXI
Channel X Interrupt Enable Activation de l'interruption
sur le canal X.
Fonction : Permet d'activer le
déclenchement d'une interruption lorsque l'étage d'entrée ou de
sortie (selon que l'on soit en mode respectivement IC et OC) est
activé.
Etat : 0, interruption
désactivée. 1, interruption activée.
TSCR2 (Timer System Control Register
2)
(base + 13)
|
Bit |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
Read |
TOI |
0 |
0 |
0 |
TCRE |
PR2 |
PR1 |
PR0 |
|
Write |
|
|
|
|
Reset |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
Accès : Toujours accessible
en lecture et en écriture.
TOI
Timer Overflow Interrupt Enable Activation de interruption d'Overflow.
Fonction : Permet d'activer le
déclenchement d'une interruption lorsque le Free Running Counter
déborde (lorsqu'il passe de 65 535 à 0).
Etat : 0, interruption
désactivée. 1, interruption activée.
TCRE
(Non traité ici. Voir documentation complète).
PRX
Prescaler
Select
initialisation du prédiviseur.
Fonction : Permet de fixer la
valeur du prédiviseur d'horloge du Free Running Counter.
Etat :
|